국내 연구팀이 반도체 트랜지스터를 얼마나 더 작게 만들 수 있는지 원자 수준 시뮬레이션으로 예측하는 설계 플랫폼을 개발했다. 소재와 구조 조합에 따라 트랜지스터를 4나노미터(nm, 10억분의 1m) 미만까지 줄일 수 있다는 사실도 계산으로 확인했다.
KAIST는 김용훈 전기및전자공학부 교수팀이 컴퓨터 시뮬레이션을 활용해 차세대 반도체 소자 개발의 핵심적 난관인 트랜지스터 미세화 한계를 분석·예측하는 전산 설계 플랫폼을 구축했다고 14일 밝혔다.
트랜지스터는 전류를 켜고 끄는 초소형 스위치로 스마트폰·인공지능(AI) 컴퓨터 등을 구동하는 반도체 칩의 성능과 전력 효율을 결정하는 핵심 부품이다.
반도체 업계는 더 높은 성능과 낮은 전력 소모를 구현하기 위해 트랜지스터를 꾸준히 소형화했다. 하지만 크기가 지나치게 줄어들면 ‘양자터널링’이 발생해 전류 제어가 어려워진다.
양자터널링은 전자가 원래 통과할 수 없는 에너지 장벽을 뚫고 지나가는 양자역학적 현상이다. 차세대 반도체 개발에서 양자터널링이 시작되기 직전까지 트랜지스터를 얼마나 더 줄일 수 있는지 파악하는 일이 핵심 과제로 꼽혔다.
문제는 실험으로 미세화 한계를 직접 확인하기가 사실상 불가능하다. 현재 기술로는 금속 전극과 반도체가 만나는 접촉부를 원자 수준에서 정밀하게 제어하고 정량적으로 분석하기 어렵다. 연구팀은 제1원리 계산으로 이 문제를 풀었다. 제1원리 계산은 별도의 실험 데이터 없이 원자·전자의 움직임을 기본 물리 법칙만으로 계산하는 방법이다.
연구팀은 앞서 금속 전극과 반도체 경계면에서 발생하는 복잡한 양자 현상을 정밀 분석하는 새로운 이론-계산 체계인 다공간 밀도범함수론을 개발·보고한 바 있다.
연구팀은 다공간 밀도범함수론을 토대로 접촉저항과 양자터널링 한계를 원자 수준에서 예측하는 전산 설계 플랫폼을 구축했다. 접촉저항은 금속 전극과 반도체가 맞닿는 부분에서 전류 흐름을 방해하는 저항이고 양자터널링 한계는 전자가 채널 안으로 새어 들어가 전류 제어가 어려워지는 최소 길이를 뜻한다. 실제 반도체를 제작하기 전에 시뮬레이션만으로 소자 성능과 한계를 먼저 예측할 수 있다는 점에서 의미가 있다.
